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《EDA技術(shù)》課程在線作業(yè)3
試卷總分:100 得分:100
第1題,EDA設(shè)計(jì)流程包括( )、設(shè)計(jì)輸入、設(shè)計(jì)處理和器件編程四個(gè)步驟。
A、設(shè)計(jì)準(zhǔn)備
B、總體設(shè)計(jì)
C、詳細(xì)設(shè)計(jì)
D、設(shè)計(jì)數(shù)據(jù)
正確答案:
第2題,請(qǐng)?jiān)谙吕恼Z(yǔ)句中選擇所需的符號(hào)____。signal a,b,c : std_logic;c____a＋b after 10ns;
A、:＝
B、＝
C、＝＝
D、＝
正確答案:
第3題,下面關(guān)于信號(hào)和變量的比較，錯(cuò)誤的是（ ）。
A、信號(hào)賦值可以有延遲時(shí)間
B、變量賦值無(wú)時(shí)間延遲
C、變量可以看作硬件的一根連線
D、進(jìn)程對(duì)信號(hào)敏感
正確答案:
第4題,基于下面技術(shù)的PLD器件中允許編程次數(shù)最多的是（ ）。
A、FLASH
B、EEPROM
C、PROM
D、SRAM
正確答案:
答案來(lái)源：（www.）,MAX+PLUS的文本文件類型是（后綴名）是
A、*.scf
B、*.vhd
C、*.gdf
D、*.sof
正確答案:
第6題,關(guān)于數(shù)組A的定義如下：signal A：bit_vector(7 downto 0);那么，A="00110101"，A(7 downto 5)＝_____________。
A、'010
B、'001
C、'011
D、'100
正確答案:
第7題,一個(gè)完整結(jié)構(gòu)的結(jié)構(gòu)體由哪兩個(gè)基本層次組出
A、數(shù)據(jù)說(shuō)明和進(jìn)程
B、結(jié)構(gòu)體說(shuō)明和結(jié)構(gòu)體功能描述
C、順序描述語(yǔ)句和并行執(zhí)行語(yǔ)句
D、結(jié)構(gòu)體例化和結(jié)構(gòu)體賦值
正確答案:
第8題,文本輸入方式是指采用（ ）進(jìn)行電路設(shè)計(jì)的方式。
A、C
B、硬件描述語(yǔ)言
C、C++
D、JAVA
正確答案:
第9題,字符串型文字O"1234"的長(zhǎng)度為___________。
A、12
B、4
C、8
D、16
正確答案:
答案來(lái)源：（www.）,EDA的設(shè)計(jì)驗(yàn)證包括（ ）、時(shí)序仿真和器件測(cè)試三個(gè)過(guò)程。
A、形式仿真
B、數(shù)值仿真
C、功能仿真
D、行為仿真
正確答案:
第11題,值為"1110"的標(biāo)準(zhǔn)邏輯矢量，進(jìn)行sla運(yùn)算后值為____________ 。
A、1100
B、1101
C、1110
D、1000
正確答案:
答案來(lái)源：（www.）,在verilog語(yǔ)言中，a=4b'1011，那么^a=
A、4b'1011
B、4b'1111
C、1b'1
D、1b'0
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第13題,綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過(guò)程；在下面對(duì)綜合的描述中，（ ）是錯(cuò)誤的。
A、綜合就是將電路的高級(jí)語(yǔ)言轉(zhuǎn)化成低級(jí)的，可與FPGA/CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件
B、為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約束，稱為綜合約束
C、綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過(guò)程，并且這種映射關(guān)系不是唯一的
D、綜合是純軟件的轉(zhuǎn)換過(guò)程，與器件硬件結(jié)構(gòu)無(wú)關(guān)
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第14題,在VHDL中，可以用( )表示數(shù)據(jù)或地址總線的名稱。
A、下標(biāo)名
B、段名
C、總線名
D、字符串
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答案來(lái)源：（www.）,VHDL常用的庫(kù)是（ ）標(biāo)準(zhǔn)庫(kù)。
A、IEEE
B、STD
C、WORK
D、PACKAGE
正確答案:
第16題,在VHDL中，用語(yǔ)句( )表示檢測(cè)clock的下降沿。
A、clock'EVENT
B、clock'EVENT AND clock='2'
C、Clok='1'
D、clock'EVENT AND clock='1'
正確答案:
第17題,在VHDL語(yǔ)言中，下列對(duì)時(shí)鐘邊沿檢測(cè)描述中，錯(cuò)誤的是
A、if clk'event and clk = '1' then
B、if falling_edge(clk) then
C、if clk'event and clk = '0' then
D、if clk'stable and not clk = '1' then
正確答案:
第18題,下面哪種語(yǔ)句不是并行語(yǔ)句
A、wait語(yǔ)句
B、process語(yǔ)句
C、塊語(yǔ)句
D、生成語(yǔ)句
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第19題,假設(shè)變量初值為：a＝2，b＝4，則以下程序執(zhí)行后，a和b的值分別為architecture rtl of example isbeginprocessvariable a ，b：std_logic;begina :＝ b;b :＝ a;end process;end rtl;
A、2，2
B、2，4
C、4，2
D、4，4
正確答案:
答案來(lái)源：（www.）,一個(gè)完整的VHDL程序，至少應(yīng)包括三個(gè)基本組成部分是
A、實(shí)體、子程序、配置
B、實(shí)體、結(jié)構(gòu)體、配置、函數(shù)
C、結(jié)構(gòu)體、狀態(tài)機(jī)、程序包和庫(kù)
D、實(shí)體、結(jié)構(gòu)體、程序包和庫(kù)
正確答案:
