數(shù)字電路與數(shù)字邏輯2022年春學(xué)期在線作業(yè)1題目
試卷總分:100 得分:100
一、單選題 (共 10 道試題,共 30 分)
1.邏輯表達(dá)式通過邏輯變量、常量、()來描述邏輯函數(shù)的因果關(guān)系
A.邏輯運(yùn)算
B.程序
C.符號(hào)
D.偽代碼
2.一位8421BCD碼計(jì)數(shù)器至少需要()個(gè)觸發(fā)器
A.3
B.4
C.5
D.10
3.邏輯是指事物的因果關(guān)系，或者說是條件與結(jié)果的關(guān)系，這些因果關(guān)系可用（）來描述。
A.邏輯代數(shù)
B.代數(shù)
C.圖
D.算法
4.如果輸入變量有n個(gè)，則組合有()種輸入組合。
A.n
B.2n
C.n/2
D.2的n次冪
5.多諧振蕩器有（）
A.兩個(gè)穩(wěn)態(tài)
B.一個(gè)穩(wěn)態(tài)，兩個(gè)暫穩(wěn)態(tài)
C.一個(gè)穩(wěn)態(tài)，一個(gè)暫穩(wěn)態(tài)
D.兩個(gè)暫穩(wěn)態(tài)
6.邏輯代數(shù)的基本運(yùn)算有三種：與運(yùn)算、或運(yùn)算和()運(yùn)算。
A.非
B.加
C.減
D.乘
E.除
7.時(shí)序邏輯電路的特點(diǎn)是()
A.任意時(shí)刻電路的輸出僅僅取決于這一時(shí)刻的輸入信號(hào)，而與其他時(shí)刻電路的輸入和輸出值及電路狀態(tài)無關(guān)。
B.任意時(shí)刻電路的輸出不但取決于這一時(shí)刻的輸入信號(hào)，而且還與電路輸入信號(hào)前的狀態(tài)有關(guān)。
C.任意時(shí)刻電路的輸出不但取決于這一時(shí)刻的輸入信號(hào)，但與電路輸入信號(hào)前的狀態(tài)無關(guān)。
D.任意時(shí)刻電路的輸出僅僅取決于輸出值及電路狀態(tài)，而與這一時(shí)刻的輸入信號(hào)無關(guān)。
8.0 和 1 稱為邏輯常量，它表示()的邏輯狀態(tài)。
A.數(shù)量的大小
B.兩種對(duì)立
C.兩種一致
D.沒有意義
9.要構(gòu)成容量為4K*8的RAM，需要（）片容量為256*4的RAM
A.2
B.4
C.8
D.32
10.雙穩(wěn)態(tài)觸發(fā)器可以作為()存儲(chǔ)單元使用。
A.十進(jìn)制
B.二進(jìn)制
C.十六進(jìn)制
二、多選題 (共 10 道試題,共 30 分)
11.FPGA采用了邏輯單元陣列,內(nèi)部包括()部分
A.配置邏輯模塊CLB
B.輸出輸入模塊IOB
C.輸出邏輯宏單元
D.內(nèi)部連線
12.下列哪些屬于邏輯運(yùn)算（）。
A.加
B.與
C.或
D.非
13.TTL TS門（三態(tài)電路）的三種可能的輸出狀態(tài)是()。
A.高電平
B.低電平
C.高阻
14.時(shí)序邏輯電路按照其觸發(fā)器是否有統(tǒng)一的時(shí)鐘控制分為()
A.Mealy型
B.Moore型
C.同步時(shí)序邏輯電路
D.異步時(shí)序邏輯電路
15.邏輯代數(shù)由()構(gòu)成。
A.邏輯變量集
B.邏輯常量
C.邏輯運(yùn)算
16.關(guān)于ISP Expert說法正確的是（）
A.可以進(jìn)行功能仿真
B.不可以進(jìn)行功能仿真
C.可以進(jìn)行時(shí)序仿真
D.不可以進(jìn)行時(shí)序仿真
17.雙積分型ADC電路由（）組成
A.反向比例積分器
B.電壓比較器
C.脈沖發(fā)生器
D.控制電路
E.移位寄存器
18.在數(shù)字電路中，存在哪幾種類型的電路()
A.存儲(chǔ)電路
B.時(shí)序邏輯電路
C.內(nèi)部電路
D.組合邏輯電路
19.邏輯代數(shù)有一系列的定律和規(guī)則，用它們對(duì)邏輯表達(dá)式進(jìn)行處理，可以完成對(duì)電路的()。
A.化簡
B.變換
C.分析
D.設(shè)計(jì)
20.為了消除電平異步時(shí)序電路中反饋回路間的臨界競爭，狀態(tài)編碼時(shí)通常采用 ( )的方法。
A.相鄰狀態(tài)，相鄰分配
B.次態(tài)相同，現(xiàn)態(tài)相鄰
C.增加過渡狀態(tài)
D.輸出相同，現(xiàn)態(tài)相鄰
三、判斷題 (共 20 道試題,共 40 分)
21.對(duì)邏輯函數(shù)Y=A + B+ C+B 利用代入規(guī)則，令A(yù)=BC代入，得Y= BC + B+ C+B = C+B 成立。
22.由兩個(gè)TTL或非門構(gòu)成的基本RS觸發(fā)器,當(dāng)R=S=0時(shí),觸發(fā)器的狀態(tài)為不定
23.組合邏輯電路中產(chǎn)生競爭冒險(xiǎn)的主要原因是輸入信號(hào)受到尖峰干擾。
24.方波的占空比為0.5。
25.ispEXPERT是一套完整的EDA設(shè)計(jì)軟件
26.異步時(shí)序邏輯電路其存儲(chǔ)電路中的觸發(fā)器狀態(tài)的變化不是在同一時(shí)鐘下進(jìn)行的，動(dòng)作的步調(diào)是不一致的
27.組合電路不含有記憶功能的器件。
28.按照觸發(fā)器的動(dòng)作特點(diǎn)將時(shí)序邏輯電路分為Mealy型和Moore型
29.多諧振蕩器有兩個(gè)穩(wěn)態(tài)
30.用數(shù)據(jù)選擇器可實(shí)現(xiàn)時(shí)序邏輯電路。
31.555定時(shí)器可以構(gòu)成施密特觸發(fā)器
32.用4選1數(shù)據(jù)選擇器不能實(shí)現(xiàn)3變量的邏輯函數(shù)
33.在一個(gè)無符號(hào)二進(jìn)制整數(shù)的右邊填上一個(gè)0，新形成的數(shù)是原數(shù)的2倍。
34.半導(dǎo)體數(shù)碼顯示器的工作電流大，約10mA左右，因此，需要考慮電流驅(qū)動(dòng)能力問題。
35.液晶顯示器可以在完全黑暗的工作環(huán)境中使用。
36.FPGA是由存放在片內(nèi)RAM中的程序來設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對(duì)片內(nèi)的ROM進(jìn)行編程
37.動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器不需要刷新操作和再生操作
38.二進(jìn)制譯碼器相當(dāng)于是一個(gè)最小項(xiàng)發(fā)生器，便于實(shí)現(xiàn)組合邏輯電路。
39.分辨率是指能夠?qū)D(zhuǎn)換結(jié)果發(fā)生影響的最小輸入量
40.余三循環(huán)碼具有任何相鄰碼只有一位狀態(tài)不同的特性。
