《EDA技術》期末考試A卷

姓名：                     專業(yè)：

學號：                     學習中心：

?   成績：

第一題：填空題（每題3分，共30分）

1.EDA技術的發(fā)展分為              、          和___________三個階段。

2.EDA的設計輸入主要包括            、          、          。

3.當前最流行的并成為IEEE標準的硬件描述語言包括：   _____和       。

4.有三種端口類型，分別是          、___     _和           。

5.輸入和雙向端口不能聲明為                         型。

6.在常量表達示中，二進制是用       字母表示，八進制是用       字母表示，十六進制是用       字母表示。

7.寬度為1位的變量稱為          ，如果在變量聲明中沒有指定位寬，則默認為        。線寬大于1位的變量(包括net型和variable型)稱為             。

8.表達式：8`h55&&8`haa 的值為       ，表達式：8`h55 & 8`haa的值為多少         。

9．語句 out=sel?inl:in0; 表示的意義是：                。   

10．語句{3{a,b}} 表示的意義是：                          。

第二題：簡答題（每題5分，共20分）

1.什么是IP復用技術?IP核對EDA技術的應用和發(fā)展有什么意義?

2.基于FPGA/CPLD的數字系統(tǒng)沒計流程包括哪些步驟?

3.說明GAL的OLMC有什么特點，它怎樣實現(xiàn)可編程組合電路和時序電路?

4.阻塞賦值和非阻塞賦值有什么本質的區(qū)別?

第三題：程序分析題（每題15分，共30分）

1.分析程序并畫出邏輯電路圖及邏輯表達式：

module AOI(A,B,C,D,F);

input A,B,C,D; 

output F; 

wire A,B,C,D,F;  

assign F=~((A&B) | (~(C&D)));

endmodule

2.詳細分析下面程序功能：

module count(out,data, load, reset,clk) ;

input load,clk,reset;  

input[7:0]  data;

output[7:0]  out;  

reg[7:0]  out;

always @  (posedge clk)

begin

        if ( !reset)    out<=8'h00 ;

else if (load)  out<=data;

else            out<=out+1 ;

end

endmodule

第四題：設計題（每題20分，共20分，請在主觀題區(qū)答題）

用Verilog HDL設計一個74138的譯碼器電路。

奧鵬，國開，廣開，電大在線，各省平臺，新疆一體化等平臺學習
詳情請咨詢QQ : 3230981406或微信:aopopenfd777