《數(shù)字電子技術(shù)2390》23春在線(xiàn)作業(yè)1題目
試卷總分:100 得分:98
一、單選題 (共 20 道試題,共 40 分)
1.
A.
B.
C.
D.
2.用兩個(gè)半加器和一個(gè)或門(mén)構(gòu)成一全加器，其正確的設(shè)計(jì)的表達(dá)式為（）。
A.
B.
C.
D.
3.{圖}
A.D觸發(fā)器
B.SR觸發(fā)器
C.JK觸發(fā)器
D.T觸發(fā)器
4.題面如下：
{圖}
A.A
B.B
C.C
D.D
5.下列四個(gè)數(shù)中,與十進(jìn)制數(shù)(163)D不相等的是( )
A.(203)O
B.(10100011)B
C.(000101100011)8421BCD
D.(A3)H
6.觸發(fā)器的狀態(tài)轉(zhuǎn)換圖如下，則它是：（ ）
{圖}
A.D觸發(fā)器
B.SR觸發(fā)器
C.JK觸發(fā)器
D.T觸發(fā)器
7.題面如下：
{圖}
A.a
B.b
C.c
D.d
8.半加器邏輯符號(hào)如圖所示,當(dāng)A=1,B=1時(shí),C和S分別為( )。
{圖}
A.C=1 S=0
B.C=0 S=0
C.C=0 S=1
D.C=1 S=1
9.邏輯圖和輸入A，B的波形如下圖所示，輸出F為“1”的時(shí)刻，應(yīng)是( )。
{圖}{圖}
A.t2 和t3
B.t1 和t2
C.t3 和t2
D.t1 、t2 、t3
10.在同步計(jì)數(shù)器中，各觸發(fā)器狀態(tài)改變時(shí)刻（ ）
A.相同
B.不相同
C.與觸發(fā)器有關(guān)
D.與電平相同
11.
A.
B.
C.
D.
12.邏輯電路如圖所示，當(dāng)A=0，B=0時(shí)，{圖}脈沖來(lái)到后{圖}觸發(fā)器( )。
{圖}
A.保持原狀態(tài)
B.具有計(jì)數(shù)功能
C.置“0”
D.置“1”
13.邏輯電路如圖所示，當(dāng)A=0，B=1時(shí)，{圖}脈沖來(lái)到后{圖}觸發(fā)器（ ）。
{圖}
A.置“1”
B.置“0”
C.具有計(jì)數(shù)（翻轉(zhuǎn)）功能
D.保持原狀態(tài)
14.題面如下：
{圖}
A.a
B.b
C.c
D.d
15.RAM芯片有11個(gè)地址輸入端,8個(gè)數(shù)據(jù)輸出端,該芯片的容量是( )。
A.211×8
B.28×11
C.88K
D.880
16.RAM芯片有11個(gè)地址輸入端，8個(gè)數(shù)據(jù)輸出端，該芯片的容量是（ ）。
A.211×8
B.28×11
C.88K
D.880
17.三變量函數(shù){圖}的最小項(xiàng)表示式中不含下列哪項(xiàng)( )。
A.m2
B.m5
C.m3
D.m7
18.函數(shù){圖}化簡(jiǎn)后的結(jié)果是 （ ）。
A.{圖}
B.{圖}
C.{圖}
D.{圖}
19.OC門(mén)在使用時(shí)必須在（ ）之間接一個(gè)電阻。
A.輸出與電源
B.輸出與地
C.輸出與輸入
D.輸入與地
20.如圖所示邏輯電路為（ ）。
{圖}
A.異步二進(jìn)制加法計(jì)數(shù)器
B.同步二進(jìn)制加法計(jì)數(shù)器
C.同步二進(jìn)制減法計(jì)數(shù)器
D.異步二進(jìn)制減法計(jì)數(shù)器
二、判斷題 (共 15 道試題,共 60 分)
21.時(shí)鐘信號(hào)決定了觸發(fā)器的翻轉(zhuǎn)時(shí)刻，控制輸入信號(hào)決定了觸發(fā)器翻轉(zhuǎn)后的狀態(tài)。對(duì)嗎？
22.數(shù)字電路中的邏輯加和算術(shù)加都可以用加法器實(shí)現(xiàn)。對(duì)嗎？
23.
24.D/A轉(zhuǎn)換器的位數(shù)越多，轉(zhuǎn)換精度越高。
25.TTL與非門(mén)采用復(fù)合管作輸出級(jí)的負(fù)載電阻，可提高TTL與非門(mén)的帶負(fù)載能力。
26.A/D轉(zhuǎn)換器的分辯率越高,轉(zhuǎn)換精度也越高。
27.
28.在VerilogHDL語(yǔ)言中,行為級(jí)描述方式的關(guān)鍵詞是initial或always,always是無(wú)限循環(huán)語(yǔ)句。
29.施密特觸發(fā)器的特點(diǎn)是電路具有兩個(gè)穩(wěn)態(tài)且每個(gè)穩(wěn)態(tài)需要相應(yīng)的輸入條件維持。對(duì)嗎？
30.當(dāng)時(shí)序邏輯電路存在有效循環(huán)時(shí)該電路能自啟動(dòng)。對(duì)嗎？
31.若要構(gòu)成七進(jìn)制計(jì)數(shù)器,最少用3個(gè)觸發(fā)器,并且有1個(gè)無(wú)效狀態(tài)。
32.帶使能端的譯碼器可作數(shù)據(jù)分配器使用。
33.兩個(gè)二進(jìn)制數(shù)相加，并加上來(lái)自高位的進(jìn)位，稱(chēng)為全加，所用的電路為全加器。對(duì)嗎？
34.施密特觸發(fā)器輸入觸發(fā)信號(hào)有效后狀態(tài)翻轉(zhuǎn)，之后可撤銷(xiāo)輸入信號(hào)，觸發(fā)器保持新?tīng)顟B(tài)不變。對(duì)嗎？
35.JK觸發(fā)器只要J，K端同時(shí)為1，則一定引起狀態(tài)翻轉(zhuǎn)。
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